目录
第一章 绪论 1
1.1 选题的目的与意义 1
1.2 本课题在国内外的发展现状 1
1.3 本课题要解决的主要问题 1
第二章 基带处理单元的组成原理与开发平台 2
2.1 数据传输系统简介 2
2.2 主站发送端基带处理单元原理 2
2.2.1 卷积码的基本概念 2
2.2.2 卷积码的表示方法 2
第三章 基带处理单元的设计方案 3
3.1 基带处理单元的设计要求及整体设计方案 3
3.2 接口信号定义和设计 3
第四章 基带处理单元的FPGA实现 4
4.1 接口设计的FPGA实现 4
4.1.1 发端并串转换和成帧的FPGA实现 4
4.1.2 收端串并转换的FPGA实现 4
4.1.3 仿真结果 4
结束语 5
致谢 6
参考文献 7
附录一 Viterbi译码器顶层原理图 9
附录二 程序清单 10
附录三 英文文献翻译 11
结束语
基于FPGA的数据传输系统基带处理单元具有体积小、功耗低、集成度高、可软件升级、抗干扰能力强的特点，符合未来通信技术发展的方向。
本论文在对基带处理单元所涉及的关键技术进行研究的基础上，给出了基带处理单元的实现方案，并在Altera公司的FPGA开发平台Quartus II上实现了基带处理单元的主要模块及相关的子模块，并进行了相应的仿真。在实现的过程中，对差错编码理论尤其是卷积码编码和Viterbi译码理论进行了深入研究，对FPGA设计中的一些非常重要的时序问题进行了研究和总结。